隨著PCB技術(shù)進(jìn)入超大規(guī)模集成（VLSI）時(shí)代，VLSI電路的高度復(fù)雜性及多層印制板、表面封裝（SMT）、圓片規(guī)模集成（WSI）和多芯片模塊（MCM）技術(shù)在電路系統(tǒng)中的運(yùn)用，都使得電路節(jié)點(diǎn)的物理可訪問(wèn)性正逐步削弱以至于消失，電路和系統(tǒng)的可測(cè)試性急劇下降，測(cè)試成本在電路和系統(tǒng)總成本中所占的比例不斷上升，常規(guī)測(cè)試方法正面臨著日趨嚴(yán)重的測(cè)試?yán)щy。

PCB可測(cè)試性設(shè)計(jì)技術(shù)要概述

    在電路的邏輯設(shè)計(jì)完成后，通常是以手工的方式來(lái)加入可測(cè)試性（Testability）設(shè)計(jì)。激烈的市場(chǎng)競(jìng)爭(zhēng)要求更短的設(shè)計(jì)開(kāi)發(fā)周期，這樣的可測(cè)試性設(shè)計(jì)方法已成為嚴(yán)重的設(shè)計(jì)瓶頸。隨著設(shè)計(jì)進(jìn)入了以綜合為基礎(chǔ)的階段，將測(cè)試與綜合結(jié)合起來(lái)，以自動(dòng)化的方式來(lái)實(shí)現(xiàn)可測(cè)試性設(shè)計(jì)已成為必須的趨勢(shì)。

    1．PCB可測(cè)試性的關(guān)鍵技術(shù)

    PCB可測(cè)試性的關(guān)鍵技術(shù)包括：可測(cè)試性的度量、可測(cè)試性機(jī)制的設(shè)計(jì)與優(yōu)化和測(cè)試信息的處理與故障診斷。

    提高印制板的可測(cè)試性，首先就要對(duì)PCB的可測(cè)試性水平進(jìn)行度量，一般包括精確性和簡(jiǎn)單性兩個(gè)方面。精確性是指可測(cè)試性的度量方法能準(zhǔn)確地預(yù)計(jì)產(chǎn)品測(cè)試程序生成的困難，并且定位到產(chǎn)品某一部位，從而便于產(chǎn)品設(shè)計(jì)進(jìn)行可測(cè)試性更改。簡(jiǎn)單性是指度量可測(cè)試性的計(jì)算量應(yīng)小于測(cè)試程序生成的計(jì)算量。

    PCB的可測(cè)試性設(shè)計(jì)過(guò)程實(shí)際上就是將某種能夠方便測(cè)試進(jìn)行的可測(cè)試性機(jī)制引入到PCB中，提供獲取被測(cè)對(duì)象內(nèi)部測(cè)試信息的信息通道。因此，合理有效的設(shè)計(jì)可測(cè)試性機(jī)制是成功地提高PCB可測(cè)試性水平的保障。現(xiàn)有的可測(cè)試性機(jī)制的設(shè)計(jì)方法包括LFSR方法、IDDQ技術(shù)、電平靈敏度設(shè)計(jì)以及邊界掃描機(jī)制等?？蓽y(cè)試性機(jī)制的引入一方面會(huì)提高系統(tǒng)的可測(cè)試性水平，從而降低產(chǎn)品的全壽命周期費(fèi)用，但另一方面也在一定程度上提高了產(chǎn)品的初始成本。進(jìn)行可測(cè)試性機(jī)制設(shè)計(jì)優(yōu)化就是要綜合權(quán)衡各種可測(cè)試性機(jī)制的性能和費(fèi)用，采用性能費(fèi)用比最佳的設(shè)計(jì)機(jī)制。

    提高產(chǎn)品質(zhì)量和可靠性，降低產(chǎn)品全壽命周期費(fèi)用，要求可測(cè)試性設(shè)計(jì)技術(shù)能夠方便快捷地獲取測(cè)試時(shí)的反饋信息，能夠很容易地根據(jù)反饋信息做出故障診斷。

    2．PCB可測(cè)試性技術(shù)的發(fā)展

    可測(cè)試性技術(shù)自出現(xiàn)以來(lái)，得到了迅速的發(fā)展，按測(cè)試機(jī)制的特點(diǎn)及出現(xiàn)時(shí)間，大體分為3個(gè)發(fā)展階段：特定目標(biāo)可測(cè)試性設(shè)計(jì)階段、基于掃描設(shè)計(jì)的結(jié)構(gòu)化測(cè)試性設(shè)計(jì)階段和基于邊界掃描機(jī)制的標(biāo)準(zhǔn)化可測(cè)試性設(shè)計(jì)階段。

    （1）特定目標(biāo)可測(cè)試性設(shè)計(jì)技術(shù)特定目標(biāo)可測(cè)試性設(shè)計(jì)技術(shù)（Ad-hocDFT）是第一代可測(cè)試性設(shè)計(jì)技術(shù)，它以外部測(cè)試和特定目標(biāo)可測(cè)試性設(shè)計(jì)方法為基礎(chǔ)。這種設(shè)計(jì)方法是針對(duì)特定功能和結(jié)構(gòu)的PCB進(jìn)行可測(cè)試性預(yù)測(cè)，判斷其是否符合可測(cè)試性要求，若不能滿足，則通過(guò)改善電路設(shè)計(jì)方案來(lái)提高其河測(cè)試性水平，直到滿足要求。它主要采用外部測(cè)試方法，測(cè)試向量的輸入和響應(yīng)的輸出均通過(guò)被測(cè)對(duì)象的輸入輸出端口進(jìn)行操作，對(duì)被測(cè)對(duì)象的內(nèi)部結(jié)點(diǎn)的控制和觀測(cè)則采用以針床為基礎(chǔ)的在線測(cè)試技術(shù)。這種方法的主要缺點(diǎn)是，復(fù)雜系統(tǒng)的設(shè)計(jì)難度大、周期長(zhǎng)；難以實(shí)現(xiàn)時(shí)序電路的測(cè)試；需要專(zhuān)用的測(cè)試針床和儀器，因此成本高，且測(cè)試時(shí)可能會(huì)損壞被測(cè)電路。

    隨著PCB的規(guī)模越來(lái)越大、芯片管腳間距越來(lái)越小、表面封裝技術(shù)和MCM技術(shù)的發(fā)展，采用無(wú)力接觸的針床測(cè)試方法越來(lái)越難以滿足要求?；卮耍壳俺恍┓蛛x元件較多、復(fù)雜程度較低的電路的可測(cè)試性設(shè)計(jì)以外，特定目標(biāo)可測(cè)試性設(shè)計(jì)技術(shù)已逐步被其他設(shè)計(jì)方法所取代。

    （2）基于掃描設(shè)計(jì)的結(jié)構(gòu)化設(shè)計(jì)結(jié)構(gòu)化可測(cè)試性設(shè)計(jì)是第二代的DFT方法，其主要思想是從可測(cè)試性觀點(diǎn)出發(fā)，對(duì)電路結(jié)構(gòu)提出一定的設(shè)計(jì)規(guī)則以使所設(shè)計(jì)的電路便于測(cè)試。這種方法通常采用掃描設(shè)計(jì)，通常采用掃描設(shè)計(jì)，包括電平敏感掃描設(shè)計(jì)、掃描通路和掃描位置等。這種設(shè)計(jì)方法克服了特定目標(biāo)可測(cè)試性設(shè)計(jì)的缺點(diǎn)，但它同時(shí)也有不少缺點(diǎn)。這些缺點(diǎn)包括：設(shè)計(jì)過(guò)程仍較為復(fù)雜，設(shè)計(jì)周期長(zhǎng)，因主要采用外部測(cè)試的方法，所以自動(dòng)化程度不夠，成本較高；不同廠家的產(chǎn)品采用不同的設(shè)計(jì)方法，使得產(chǎn)品之間互不兼容，產(chǎn)品的可維修性差。

    （3）基于邊界掃描機(jī)制的標(biāo)準(zhǔn)化設(shè)計(jì)基于邊界掃描機(jī)制的標(biāo)準(zhǔn)化設(shè)計(jì)方法是針對(duì)結(jié)構(gòu)化可測(cè)試性設(shè)計(jì)方法的缺點(diǎn)而開(kāi)發(fā)出的一種更為簡(jiǎn)單、標(biāo)準(zhǔn)化的可測(cè)試性設(shè)計(jì)方法，是第三代的DFT，是IEEE和JTAG（JointTestActionGroup）于1990年共同推出的IEEE1149.1邊界掃描標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)定義了標(biāo)準(zhǔn)的邊界掃描結(jié)構(gòu)及其測(cè)試接口，其主要思想是通過(guò)在芯片管腳和芯片內(nèi)部邏輯電路之間（即芯片的邊界上）增加邊界掃描單元，實(shí)現(xiàn)對(duì)芯片管腳狀態(tài)的串行設(shè)定和讀取，從而提供芯片級(jí)、板級(jí)、系統(tǒng)級(jí)的標(biāo)準(zhǔn)測(cè)試框架。這個(gè)標(biāo)準(zhǔn)的規(guī)范使得不同廠家的芯片用到同一系統(tǒng)中時(shí)，不僅能提供統(tǒng)一的施加測(cè)試信號(hào)的功能，而且也能支持所有的測(cè)試情況（芯片測(cè)試、組件測(cè)試、PCB測(cè)試、PCB上芯片的測(cè)試、MCM測(cè)試、模塊測(cè)試以及系統(tǒng)診斷等）。邊界掃描機(jī)制提供了一種完整的、標(biāo)準(zhǔn)化的可測(cè)試性設(shè)計(jì)方法。

    自從邊界掃描標(biāo)準(zhǔn)出現(xiàn)以來(lái)，市場(chǎng)上支持邊界掃描機(jī)制的芯片及設(shè)計(jì)開(kāi)發(fā)軟件與日俱增，其應(yīng)用越來(lái)越廣泛。

    11．2．4幾種可測(cè)試性設(shè)計(jì)技術(shù)

    1．Ad-hoc測(cè)試技術(shù)

    如前所述，特定目標(biāo)可測(cè)試性設(shè)計(jì)技術(shù)（Ad-hoc）是一種早期的DFT技術(shù)，它是針對(duì)一個(gè)已經(jīng)成型的印制電路設(shè)計(jì)中的測(cè)試問(wèn)題。這種技術(shù)的主要基本思想是：通過(guò)添加選擇器來(lái)訪問(wèn)內(nèi)部電路，以增強(qiáng)其可控性和可觀測(cè)性；添加邏輯門(mén)電路來(lái)控制內(nèi)總電路以增加其可控性；在需要的地主增加觀測(cè)點(diǎn)。這種技術(shù)有如下3種方法：

    （1）分塊法基于測(cè)試生成和故障模擬的復(fù)雜程度正比于電路邏輯門(mén)數(shù)的3次方，因此，如果將電路分成若干獨(dú)立的子塊進(jìn)行測(cè)試，就可以大大簡(jiǎn)化測(cè)試。分塊法正是基于這點(diǎn)而提出的，這種方法在技術(shù)實(shí)現(xiàn)上又有3種方式：機(jī)械式分割、跳線式和選通門(mén)式。機(jī)械分割式是將電路一分為二，跳線式則引入大量的I/O端口，選通門(mén)式需要大量額外的輸入/輸出和選題模塊。

    （2）添加測(cè)試點(diǎn)這是提高電路可測(cè)試性最直接的方法。其基本的思想是將電路內(nèi)部難于測(cè)試的節(jié)點(diǎn)直接引出作為測(cè)試點(diǎn)，在測(cè)試時(shí)由原始輸入端直接控制并可由原始輸出端直接觀察。當(dāng)測(cè)試點(diǎn)作為PCB的原始輸入端時(shí)，可以提高電路的可控性；當(dāng)測(cè)試點(diǎn)作為用作電路的原始輸出時(shí)，則可以提高電路的可觀測(cè)性。

    （3）利用總線結(jié)構(gòu)法總線結(jié)構(gòu)類(lèi)似于分塊法，可用在專(zhuān)用PCB的可測(cè)試性中。它將電路分成若干個(gè)功能，然后與總線相連，從而可以通過(guò)總線測(cè)試各個(gè)功能模塊，改善了各個(gè)功能塊的可測(cè)試性。但是，這種方法的一個(gè)缺點(diǎn)是功能檢測(cè)總線自身的故障。

    Ad-hoc測(cè)試法的優(yōu)點(diǎn)是直接有效，可以盡可能地減少額外的面積消耗，不會(huì)對(duì)原始電路的設(shè)計(jì)產(chǎn)生限制，對(duì)于少量需要特別考慮的點(diǎn)比較適用。但是由于它需要添加新的測(cè)試點(diǎn)和管腳，而且這無(wú)法自動(dòng)完成，需要設(shè)計(jì)人員對(duì)電路的深入了解后提出，從而測(cè)試成本較高；在某些情況下功能測(cè)試可能需要耗費(fèi)大量的輸入輸出引腳；必須構(gòu)造錯(cuò)誤的激勵(lì)達(dá)到測(cè)試目的。基于以上原因，這種測(cè)試方法正逐漸被掃描測(cè)試和內(nèi)建自測(cè)試技術(shù)（BIST）所取代。

    2．掃描技術(shù)

    印制電路中一般都包括了時(shí)序邏輯和組合邏輯兩部分。組合邏輯使現(xiàn)有測(cè)試技術(shù)能較好地測(cè)試生成；而時(shí)序邏輯電路的測(cè)試生成，由于時(shí)序電路往往很復(fù)雜，因此很難獲得足夠令人滿意的測(cè)試程序。掃描結(jié)合測(cè)試向量自動(dòng)生成技術(shù)，通過(guò)將電路中難以測(cè)試的時(shí)序元件轉(zhuǎn)化為可串行輸入和輸出的可掃面單元，從而從可測(cè)試性的角度來(lái)看增加了許多可控制點(diǎn)和觀測(cè)點(diǎn)，極大地提高了整個(gè)PCB的可觀測(cè)性。

    掃描設(shè)計(jì)是當(dāng)今流行的集成電路測(cè)試方法。根據(jù)掃描測(cè)試包含的觸發(fā)器數(shù)量，它可分為全面掃描測(cè)試和部分掃描測(cè)試及邊界掃描測(cè)試。全面掃描測(cè)試技術(shù)易于實(shí)現(xiàn)，測(cè)試覆蓋率高，但消耗資源也多，所占面積大，有可能會(huì)對(duì)原始電路設(shè)計(jì)產(chǎn)生不良影響；部分掃描技術(shù)實(shí)現(xiàn)相對(duì)全面掃描來(lái)說(shuō)較難，測(cè)試覆蓋率不高，但其消耗的資源也較少，占用面積較小，對(duì)原始設(shè)計(jì)的影響也不大。

    邊界掃描測(cè)試作為一種特殊的掃描方式和測(cè)試標(biāo)準(zhǔn)，它提供了一整套完整的測(cè)試方案，且在實(shí)際的測(cè)試中不需要借助復(fù)雜和昂貴的測(cè)試設(shè)備?；贘TAC的邊界掃測(cè)試技術(shù)是目前的主流測(cè)試技術(shù)，得到了廣泛的應(yīng)用，并得到了世界上絕大多數(shù)集成電路制造商和設(shè)備測(cè)試商的支持，如Intel80386-EX和Intel80486以上處理器、Motorola公司的68040微處理器，Xilinx公司的XC3001以上系列FPGA、TexasInstruction公司的C40系列DSP芯片、DEC的Alpha21164系列Risc芯片等，都支持JTAG1149.1規(guī)范。下面將對(duì)其體系結(jié)構(gòu)進(jìn)行簡(jiǎn)要介紹。

    為實(shí)現(xiàn)邊界掃描，每個(gè)被測(cè)芯片都必須在芯片引腳和該引腳所連接的芯片電路之間包含稱(chēng)為邊界掃描單元的測(cè)試掃描電路。除與封裝引腳的芯片的工作邏輯相連外，邊界掃描單元也進(jìn)行互連，在集成電路周?chē)纬梢莆患拇嫫魍?。在正常的芯片操作過(guò)程中，數(shù)據(jù)在芯片引腳和芯片的內(nèi)部邏輯之間流動(dòng)，如同掃描單元不存在一樣。但在測(cè)試方式下，測(cè)試程序引導(dǎo)掃描單元沿移位寄存器傳送數(shù)據(jù)，后者可歸類(lèi)于多芯片和芯片部件。裝入測(cè)試單元的數(shù)據(jù)可取代流入或流出芯片引腳的數(shù)據(jù)。這樣，除外部芯片與芯片間的連接外，也允許進(jìn)行芯片內(nèi)部邏輯的測(cè)試。邊界掃描結(jié)構(gòu)使器件的I/O端口具有可控制性、可觀察性，從而改善器件和系統(tǒng)的可測(cè)試性。邊界掃描結(jié)構(gòu)如圖6-2所示。它通過(guò)附加的TAP（TestAccessPort，測(cè)試訪問(wèn)口），可以將測(cè)試激勵(lì)信號(hào)移位置入芯片的邊界掃描單元或?qū)y(cè)試響應(yīng)信號(hào)從邊界掃描單元讀出。這樣，通過(guò)掃描機(jī)制由TAP控制器、TAP測(cè)試存取端口及若干寄存器組成，全部設(shè)計(jì)在IC組件內(nèi)。

    圖11-2邊界掃描體系結(jié)構(gòu)

    圖6-3所示為數(shù)據(jù)寄存器（DataRegister，DR）連接圖。IEEE1149.1所定義的DR至少應(yīng)包括兩個(gè)寄存器，即一測(cè)試邊界掃描寄存器（BoundaryScanRegister，BSR）和旁路寄存器（BypassRegister，BR）。圖6-3中的其他寄存器是IEEE1149.1協(xié)議的可選寄存器，分別是設(shè)備標(biāo)識(shí)寄存器（DeviceIdentificationRegister，DIR）和測(cè)試數(shù)據(jù)寄存器（TestDataRegister，TDR）。

    從圖6-2、圖6-3可以看出，邊界掃描寄存器是一個(gè)移位寄存器通路，它含有與組件所有輸入和輸出引腳連接的邊界掃描單元，即它的長(zhǎng)度等于測(cè)試對(duì)象中的被測(cè)引腳。對(duì)BSR的操作，如捕獲引腳信號(hào)、移位等，不會(huì)影響芯片的正常操作。在掃描測(cè)試過(guò)程中，BSR輸出的信號(hào)可經(jīng)TDO移出，而新的數(shù)據(jù)又可以從TDI移入。

    圖11-3數(shù)據(jù)寄存器連接示意圖

    3．內(nèi)建自測(cè)技術(shù)（BIST）

    內(nèi)建自測(cè)設(shè)計(jì)技術(shù)的基本思想是不需要外產(chǎn)來(lái)施加測(cè)試向量，由電路自己生成測(cè)試向量，依靠自身來(lái)決定獲得的測(cè)試結(jié)果是否正確。這種方法通過(guò)PCB內(nèi)部集成少量的邏輯電路來(lái)實(shí)現(xiàn)對(duì)集成電路的測(cè)試。隨著集成度的提高，集成電路工程不再在乎BIST邏輯所占用的電路或芯片面積，因而內(nèi)建自測(cè)設(shè)計(jì)技術(shù)廣泛地應(yīng)用于現(xiàn)代集成電路中。這種測(cè)試方法還被認(rèn)為是解決測(cè)試儀器開(kāi)發(fā)周期長(zhǎng)、費(fèi)用高的有效方法之一。

    這種設(shè)計(jì)方法的主要優(yōu)點(diǎn)是：降低對(duì)昂貴測(cè)試儀器的依賴(lài)程度，提高了測(cè)試速度，可以檢測(cè)實(shí)際工作條件下的故障，可以實(shí)現(xiàn)在線經(jīng)常性的測(cè)試。

    內(nèi)建自測(cè)技術(shù)的基本構(gòu)架如圖6-4所示。BIST通常由測(cè)試向量發(fā)生器、被測(cè)電路和輸出響應(yīng)分析3部分組成。測(cè)試向量發(fā)生器又可分為偽隨機(jī)測(cè)試向量產(chǎn)生器和確定性測(cè)試向量產(chǎn)生器。偽隨機(jī)測(cè)試向量產(chǎn)生器通常采用線性反饋移位寄存器，它的主要優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，同時(shí)也有測(cè)試序列長(zhǎng)和難以探測(cè)某些故障問(wèn)題等缺點(diǎn)。確定性測(cè)試向量產(chǎn)生器的優(yōu)點(diǎn)是可以達(dá)到較高的故障覆蓋率，但是增加了對(duì)硬件的占用。

    內(nèi)建自測(cè)技術(shù)的設(shè)計(jì)結(jié)構(gòu)主要包含測(cè)試圖形生成和響應(yīng)兩大部分，如圖11-5所示。一般采用線性反饋移位寄存器（LFSR）產(chǎn)生偽隨機(jī)測(cè)試圖形（PRPG），采用多輸入和移位寄存器（MISR）進(jìn)行輸出響應(yīng)壓縮。

    它的優(yōu)點(diǎn)是能進(jìn)行高速測(cè)試，實(shí)現(xiàn)動(dòng)態(tài)的功能自測(cè)試；其缺點(diǎn)是偽隨機(jī)測(cè)試圖形和多輸入移位寄存器功能太過(guò)專(zhuān)一。

    4．幾種可測(cè)試性技術(shù)的比較

    從上面的介紹中可以看到，各種可測(cè)試性技術(shù)都有各自的優(yōu)缺點(diǎn)。下面對(duì)這幾種可測(cè)試性設(shè)計(jì)方法從占用芯片面積、管腳和對(duì)原始設(shè)計(jì)的影響等方面進(jìn)行比較全面的比較。

    1）在占用面積方面，Ad-hoc測(cè)試技術(shù)占用面積為0~5%，邊界掃描為2%~10%，內(nèi)建自測(cè)技術(shù)占用面積為10%~25%。可見(jiàn)，Ad-hoc測(cè)試技術(shù)由于僅僅對(duì)特殊點(diǎn)添加邏輯，所以占用面積最小；而內(nèi)建自測(cè)技術(shù)因需要添加激勵(lì)生成電路和響應(yīng)分析電路，耗費(fèi)芯片面積最大；邊界掃描占用芯片面積居中。

    2）在占用管腳上，Ad-hoc測(cè)試技術(shù)占用面積為1%~6%，邊界掃描為1%~3%，內(nèi)建自測(cè)技術(shù)占用面積為0~3%。可見(jiàn)，3種測(cè)試技術(shù)對(duì)芯片引腳的占用差不多。

    3）對(duì)原始設(shè)計(jì)的影響方面，主要表現(xiàn)在增加了原始電路的時(shí)延上。Ad-hoc和邊界掃描測(cè)試技術(shù)增加的時(shí)延都為0~1個(gè)門(mén)，內(nèi)建自測(cè)技術(shù)引起的時(shí)延可達(dá)2~3個(gè)門(mén)?？梢?jiàn)，當(dāng)采用內(nèi)建自測(cè)設(shè)計(jì)技術(shù)時(shí)，要特別注意測(cè)試技術(shù)的引入對(duì)PCB關(guān)鍵路徑的時(shí)序影響。

    小結(jié)

    本章主要講述了PCB可制造性與可測(cè)試性技術(shù)的相關(guān)知識(shí)。

    PCB可制造性與可測(cè)試性技術(shù)是PCB設(shè)計(jì)時(shí)必須要考慮的重要因素。如果PCB計(jì)不符合可制造性(工藝性)要求，將大大降低產(chǎn)品的生產(chǎn)效率，嚴(yán)重的情況下甚至?xí)?dǎo)致所設(shè)計(jì)的產(chǎn)品根本無(wú)法制造出來(lái)。規(guī)范設(shè)計(jì)作業(yè)，才能提高生產(chǎn)效率和改善產(chǎn)品的質(zhì)量。關(guān)于PCB的可制造性，一方面包括PCB自身的可制造性，即PCB的設(shè)計(jì)要符合PCB制造的生產(chǎn)規(guī)范；另一方面包括后期的PCB與元器件結(jié)合成為電子產(chǎn)品的可制造性。PCB的設(shè)計(jì)不僅要對(duì)PCB進(jìn)行可制造性設(shè)計(jì)，還應(yīng)對(duì)PCB的可測(cè)試性進(jìn)行設(shè)計(jì)。本章就從可測(cè)試性的概念出發(fā)，介紹了可測(cè)試性的內(nèi)涵，引出了PCB的可測(cè)試性概念、可測(cè)試性的條件、測(cè)試的策略和可測(cè)試性的設(shè)計(jì)技術(shù)。